QIR7新功能——实时PCB设计

要完成一个设计，您需要先执行一系列验证检查，然后才能算完成一个设计。只要最好的设计人员在运行验证检查之前就已经知道分析工具会给出什么样的错误。而最新的Cadence和实时PCB设计可以让每个人都设计高速电路板，提高设计的可制造性，并创造下一代高性能高密度电子产品。运用OrCAD中的实时设计功能，可以在更短的时间内从原型开发到量产，大幅减少返工次数。

实时高速信号布线

OrCAD/Allegro是用于高速设计的最佳PCB设计工具。 凭借Cadence行业领先的技术，您可以通过自动实时信号感知分析在很短的时间内完成复杂的高密度和高速设计。

实时布线分析

Real-Time Route Analysis

实时交互式检查可帮助您轻松查找和修复在制造DRC核查中常忽略的布线质量问题。

实时布局分析

Real-Time Placement Analysis

长度约束的可视指示器，可帮助您在放置器件时实时识别是否满足传输延迟和走线总长度目标。

实时阻抗分析

Real-Time Impedance Analysis

无需仿真模型或广泛的信号完整性专业知识，即可直观轻松地识别阻抗不连续性问题。

实时动态差分对走线

Real-Time Dynamic Differential Pair Routing

可轻松匹配差分对的长度并符合相位的约束规则，而不会产生电气问题。

实时耦合分析

Real-Time Coupling Analysis

无需依赖SI专业知识即可轻松快速地鉴别耦合问题。

Z轴和封装引脚延迟

Z-Axis and Package Pin Delay

测量从真实信号源点经过通孔和封装到终端，而不仅仅是走线，因此您可以获得正确的时序并确保信号性能。

在Padstack编辑器中配置备钻分析

Configure Backdrilling in Padstack Editor

在高速设计中移除未使用的镀通孔部分，以提高设计的信号完整性。

定义XNets的约束规则

Define Constraints for XNets (Extended Nets) Through Discrete Components

轻松设置从发射端经过电阻类的分立器件到接收端的整个XNet的约束规则

实时DFM设计检查

设计后期再进行DFM检查为时已晚。 即使你能找到一个错误，也可能耗费了几个小时，几天甚至几周的时间来调整你的设计。 Allegro/OrCAD为您提供完整的DFM检查，在您进行设计师，实时提供可制造性设计（DFF），可装配性设计（DFA）和可测试性设计（DFT）的检查，因此您可以快速完成设计并自信地验收。

DFM规则向导

DFM Rules Wizard

根据IPC标准和通用PCB设计规则，轻松创建和分配可制造性要求约束规则。

DFF规则

DFF Rules

检查可能会破坏制造并导致返工的常见铜和元件间距问题

DFT规则

DFT Rules

轻松确保设计中可以访问测试点。

DRC浏览器

DRC Browser

在签收已进行过强制批量检查所有规则的整个设计之前，再次检查您的DFM规则。 如果确实发现了错误，可以轻松在设计中找到并进行修复。

实时交互式3D设计

您的产品都有三维立体的。 在3D中查看它们很棒，但是从2D设计和3D可视化来回切换感觉就像在测试出错发生似的。 现在运用Allegro/OrCAD 3D设计界面，不仅仅只是查看，更可以随心所欲的布局布线设计，更直观有效辨别出器件的干涉，减少设计时间和成本。

3D移动器件

3D Movement

在3D设计界面中最容易发现器件的干涉，来移动和放置器件进行快速修正。

三维测量

3D Measurements

在自然直观的Interactive3D设计界面中，可以精确测量元件和铜皮间距。

柔性电路弯曲

Flexible Circuit Bending

在3D设计界面中可以对设计中的柔性电路进行单独或成组弯曲以验证组装和配合，并查看折叠时可能发生的任何碰撞。